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スターターキットと開発ボード
DK_START_GW1AN-LV5LQ100X_V1.0
DK_LED-RxCard_GW3A-LV20UG324S_V2.0
DK_PCIE_GW5AT-LV60UG324_V1.1
DK_PCIE_GW5ART-LV15MG132P_V1.1
DK_START_GW5AR-LV25LQ144P_V1.1
DK_LED-RxCard_GW3A-LV20UG324S_V1.1
DK_START_GW3A-LV20LQ144_V1.0
DK_START_GW5A-LV25LQ144_V1.0
GoAI 3.0
BrisbaneSilicon
DK_START_GW5AT-LV60PG484A_V1.2
OneKiwi 1P5
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DK_USB_GW5ART-LV15MG132P_V1.1
DK_START_GW5AT-LV60PG484A_V1.1
DK_START_GW5AST-LV138FPG676A_V2.1
DK_USB_GW5AT-LV60UG225_V1.0
DK_DP_GW5AT-LV60UG225_V1.0
DK_EDP_GW5AT-LV15MG132_V1.0
DK_EDP_GW5ART-LV15MG132P_V1.0
DK_START_GW5AR-LV25UG256PC2I1_V1.0
DK_START_GW5A-LV25UG324_V1.0
DK_START_GW5AST-LV138FPG676A_V1.0
DK_Motor_GW5AS-EV25UG256C2I1_V1.1
DK_START_GW5A-LV25UG324_V2.0
DK_UAC2_GW1N-LV9LQ144C7I6_V2.1
[EOL] DK_START_GW5A-LV25UG324_V1.1
DK_START_GW2AN-UV9XUG400C7I6_V1.0
PCBパッケージ・ライブラリ
Gowin FPGA SCH Symbol
BSDL
Gowin Minimum FPGA System SCH
DK_START_GW1N-LV4LQ144C6I5_V1.1
ユーザーガイド
回路図
DK_START_GW1N-LV9EQ144C6I5_V2.1
DK_START_GW1NS-LV4CQN48C7I6_V1.1
ユーザーガイド
回路図
DK_START_GW5AT-LV138FPG676A_V2.0
DK_START_GW1NSR-LV4CQN48PC7I6_V1.1/ QN48GC7I6_V1.1
Schematic
DK_START_GW1NR-LV9LQ144PC6I5_V3.1
回路図
ユーザーガイド
DK_START_GW1NZ-LV1FN32C6I5_V3.1
ユーザーガイド
回路図
DK_START_GW2A-LV18PG256C8I7_V2.0
ユーザーガイド
デモ
回路図
DK_START_GW2A-LV55PG484C8I7_V1.3
Schematic
ユーザーガイド
DK_START_GW2AR-LV18EQ144PC8I7_V1.1
回路図
ユーザーガイド
DK_VIDEO_GW2A-LV18PG484C8I7_V1.2
Schematic
ユーザーガイド
DK_Motor_GW2A-LV55PG484C8I7_V3.0
GoAI 2.0
TEC0117
Ethernet MII Test Program
DK_USB2.0_GW2AR-LV18QN88PC8I7_GW1NSR-LV4CMG64PC7I6_V3.0
Quality Management
認証
信頼性
Product Change Notification (PCN)
Product Discontinuation Nofication (PDN)
Design Advisory
正誤表
Environmental Compliance
Development Kits
Programmer
MCU
Gowin MCU Designer
Gowin SGDMA
RISC-V
Gowin RV64 Micro
Gowin GoRV32 Plus
Gowin SeRV32
Gowin GoRV32 Nano
Gowin GoRV32 FP
Gowin GoRV32 Pro
Gowin GoRV32
PicoRV32
Gowin RTOS
5-Stage RiscV
ARM
Embedded M4 Hard Core in GW5AS-25
Embedded M3 Hard Core in GW1NS-2C
Embedded M3 Hard Core in GW1NS-4C
M1 Soft-Core
M3 Soft-Core
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Gowin RAM Based Shift Register

GOWIN RAMベースのシフトレジスタIPは、固定長および可変長のシフトレジスタを作成するために、FIFOのようなデータバッファまたは遅延線機能として使用できる効率的なマルチビット幅のシフトレジスタを提供します。

 

特徴

  • GW1N, GW1NR, GW2A, GW2ARシリーズチップをサポート。
  • 固定長、損失ありの可変または損失なしの可変シフトレジスタを作成可能。
  • 可変長シフトレジスタの速度またはリソースを最適化可能。
  • デザインサポートは、LUTの実装、BSRAMの実装、およびSSRAMの実装に基づく。
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RefDesign GOWIN RAM Based Shift Register RefDesign ダウンロード
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