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GOWIN FIFO HS
概要
Gowin FIFO IP には同期FIFO（FIFO SC HS）IP と非同期FIFO(FIFO HS)IP があります。
- 同期FIFO の読み出しポート及び書き込みポートの信号は1 つのクロックドメインによって制御されます。
- 非同期FIFO の読み出し書き込みポートの信号は、2 つの独立したクロックドメインによって制御されます。
Gowin IP Core Generator を使用して、構成可能なポートを備えた、シングルサイクルの読み出し/書き込みのFIFO IP を生成できます。ポート構成により、ユーザーは必要に応じて異なるデータ幅及びデータ深さのFIFOIP を生成することができます。
FIFO HS IP の機能
- FIFO HS IP 内部のメモリはBSRAM、SSRAM、LUT などで実装可能です。
- 書き込みデータの深さは構成可能で、深さは2n で、最大値は65536です。
- 書き込みデータのビット幅は構成可能（1〜256 ビット）です。
- 読み出しデータの深さは構成可能で、深さは2n で、最大値は65536です。
- 読み出しデータのビット幅=書き込みデータの深さx 書き込みデータのビット幅/読み出しデータの深さ、構成不可です。
注記：
上記の式に適用される数値は、割り切れる必要があります。これにより、最大読み出しデータの深さが制限されます。 - 読み出し/書き込みデータの数の出力は構成可能です。 ユーザーは、読み出し/書き込みデータの数を出力するかどうかを選択できます。
- リセット機能は構成可能です。 ユーザーは、リセット（GSR による
リセット）を使用しないか、1 つのリセットを使用するか、読み出しと書き込みをそれぞれリセットするかを選択できます。 - フラグ信号出力はオプションです。ユーザーは、almost-empty フラグ、almost-full フラグを出力することを選択できます。出力される
almost-empty フラグとalmost-full フラグ信号は、元のFIFO IP より1
サイクル遅れています。 - ユーザーがalmost-empty フラグ、almost-full フラグを出力することを選択した場合、almost-empty フラグ、almost-full フラグのしきい値を構成できます。 これらのしきい値は、静的単一定数しきい値、静的二重定数しきい値、動的単一入力しきい値、動的二重入力しきい値として構成できます。
- ECC チェック機能はオプションです。非同期FIFO HS IP 内部のメモリがBSRAM によって実装され、読み出し/書き込みデータのビット幅が等しくかつ64 ビット以下である場合にのみECC チェック機能を選択できます。
- 出力レジスタの機能は構成可能です。ユーザーが出力レジスタの機能を選択した場合、読み出しイネーブル（RdEn）制御はオプションです。ユーザーが読み出しイネーブル制御を選択した場合、出力レジスタはRdEn によって制御され、最後のデータは出力できません。ユーザーが読み出しイネーブル制御の代わりに出力レジスタ機能を選択した場合、読み出しデータの出力は1 サイクル遅延し、最後のデータは出力されます。
- First-Word Fall-Through 機能をサポートします（タイミングパフォーマンスが低下する）。
ドキュメントをダウンロード
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