(Traditional FPGA) GW5AT
(Transceivers) GW5AR
(Integrated RAM) GW5AS
(ARM Cortex-M4) GW5AST
(RISC-V AE350) GW5ART
(ARM + Transceivers) GW5AT
(Automotive) GW5A
(Automotive) ドキュメンテーション
GOWINセミコンダクターArora V FPGA製品は、SRAMベースのFPGAデバイスとして、豊富なリソースおよび向上したパフォーマンスを提供します。新しいアーキテクチャを備えたこのArora V FPGAは、AIコンピューティング対応の高性能DSP、高速LVDSインターフェース、豊富なBSRAMリソース、独自の研究開発によるDDR3、複数プロトコル対応の12.5Gbps SERDES、およびさまざまなパッケージタイプを提供し、低消費電力、高性能、および互換設計などのアプリケーションに最適です。
さらに、GOWINセミコンダクターは、合成、配置配線、ビットストリームファイルの生成およびダウンロードなどのワンストップサービスをサポートする、自社で研究開発した市場志向の新世代FPGAハードウェア開発環境を提供します。
Arora V FPGA製品の特徴
アーキテクチャ
- 最大138K LUT(GW5A(S)(T)-138)
- 最大23K LUT(GW5A-25)
- 複数のモードのSRAMをサポート
- シングルポート・モード、デュアルポート・モード、セミ・デュアルポート・モード、およびECC機能付きのセミ・デュアルポート・モードをサポート
- バイト書き込みイネーブルをサポート
- ECC検出とエラー訂正をサポート
- 高性能DSP
- 優れたデジタル信号処理能力
- 27 x 18、12 x 12、および27 x 36ビットの乗算と48ビットのアキュムレータをサポート
- 複数の乗算器のカスケード接続をサポート
- レジスタのパイプラインとバイパス機能をサポート
- 前置加算によりフィルタ機能を実現
- バレルシフタレジスタをサポート
- 高度なクロッキング・リソース
- 16個のグローバルクロック
- 6/12個の高性能PLL
- 16/24個の高速クロック
柔軟なGPIO
- 入力信号のヒステリシス・オプションを提供
- 4mA、8mA、12mA、16mA、24mA等のドライブ強度をサポート
- 出力信号のSlew Rateオプションを提供
- 各I/Oに独立したBus Keeper、プルアップ/プルダウン抵抗、およびOpen Drain出力オプションを提供
- ホットプラグをサポート
ADC
- 60dB SNR and 1kHz Signal Bandwidth
- 柔軟なマルチチャネルのオーバーサンプリングADC
- 外部電圧源を必要としない
プログラミング・コンフィギュレーション
- JTAGコンフィギュレーションモードをサポート
- 4つのGowinConfigコンフィギュレーションモード(SSPI、MSPI、CPU、SERIAL)をサポート
- JTAG、SSPIモードでのSPI Flashプログラミングをサポート
- バックグラウンドアップグレードをサポート
- ビットストリームファイルの暗号化及びセキュリティビットの設定をサポート
- コンフィギュレーション・メモリ・ソフト・エラー・リカバリ(CMSER)をサポート
- mDRPをサポート(GW5A)
- OTPをサポート、各デバイスには一意の64ビットDNA IDあり
高速インターフェース
- SerDes(GW5AT, GW5AST)
- 270Mbps〜5GbpsのカスタムSERDESプロトコル
- CDR (クロック・データ・リカバリ)
- 専用のRXとTXチャネル
- PCI 2.0ハードコア
- x1, x2, x4, x8レーン
- Root ComplexモードとEnd Pointモードをサポート
- MIPI D-PHY RXハードコア(GW5A(S)(T)-138)
- 20Gbps D-PHY RX Hard PHY
- 8つのデータレーンと2つのクロックレーン
- 2.5Gbps/レーン
- MIPI D-PHY RX/TXハードコア(GW5A-25)
- 4つのデータレーンと1つのクロックレーン
- 2.5Gbps/レーン(RX/TX)
- GPIOがMIPI D-PHY RX/TXをサポート(GW5A-25)
- 1.2Gbps/レーン
- GPIOをMIPI DSIおよびMIPI CSI-2 RX/TXインターフェースに構成可能
- GPIOsがMIPI D-PHY RXをサポート(GW5A(S)(T)-138, GW5AST-138)
- 1.5Gbps/レーン
- GPIOをMIPI DSIおよびMIPI CSI-2 RXインターフェースに構成可能
- MIPI C-PHY RX/TX ハードコアをサポート
-
- 1 つの MIPI クワッドは最大 3 つの 3 線式データ レーンをサポートします
-
MIPI C-PHY TX/RX はレーンあたり最大 2.5 Gsps のデータ レートをサポートします
-
-
GPIO は MIPI C-PHY RX/MIPI IO をサポートします
- DRAMインターフェース
-
-
- 複数のメモリタイプ(DDR2, DDR3, PSRAM, HyperRAM) をサポート
- 最大1333 Mbps (GW5A(S)(T)-138, GW5AST-138)または1066 Mbps (GW5A-25)
-
GW5A製品情報リスト
デバイス | GW5A-25 | GW5A-60 | GW5A-138 |
LUT4 | 23040 | 59904 | 138240 |
REG | 23040 | 59904 | 138240 |
分散SRAM(Kb) |
180 | 468 | 1080 |
ブロックSRAM(Kb) |
1008 | 2124 | 6120 |
ブロックSRAM数(個) |
56 | 118 | 340 |
DSP | 28 | 118 | 298 |
PLLs[1] | 6 | 8 | 12 |
グローバルクロック |
16 | 16 | 16 |
高速クロック |
16 | 20 | 24 |
LVDS Gbps | 1.25 | 1.25 | 1.25 |
DDR3 Mbps | 1066 | 1333 | 1333 |
MIPI D-PHYハードコア |
2.5Gbps(RX/TX) 4つのデータレーン 1つのクロックレーン |
2.5Gbps(RX/TX) 4つのデータレーン 1つのクロックレーン |
2.5Gbps(RX) 8つのデータレーン 2つのクロックレーン |
MIPI C-PHY ハードコア |
- |
2.5Gsps (RX/TX) 3-trios data lanes |
- |
ADC | 1 | 2 | 2 |
GPIO Bank数 |
8[2] | 11 | 6 |
最大I/O数 |
239 | 320 | 312 |
コア電圧の標準値 |
0.9V/1.0V/1.2V[3] | 0.9V/1.0V/1.2V[3] | 0.9V/1.0V |
注記:
- [1]サポートされる位相同期回路数はパッケージによって異なります。ここでは最大値を示します。
- [2] GPIO Bankに加え、1つのJTAG Bank(4本のI/Oあり)と1つのコンフィギュレーション専用Bank(1本のI/Oあり)があります。
- [3] LDOを内蔵しているEVバージョンは、1.2VのVCCをサポートします。
パッケージおよび最大ユーザーI/Oの情報(LVDSペア):
パッケージ | ピッチ (mm) |
サイズ (mm) |
GW5A-25 | GW5A-60 | GW5A-138 | MIPI D-PHYハードコア |
MG121N | 0.5 | 6 x 6 | 82(36) | - | - |
RX/TX 4つのデータレーン 1つのクロックレーン |
UG324S | 0.8 | 15 x 15 | 239(116) | 226(110) | - | |
UG256C | 0.8 | 14 x 14 | 191(90) | - | - | |
PG256C | 1.0 | 17 x 17 | 191(90) | - | - | |
PG256 | 1.0 | 17 x 17 | 184 (88) | - | - |
RX/TX 4つのデータレーン 1つのクロックレーン |
PG256S | 1.0 | 17 x 17 | 194(93) | - | - | |
UG324 | 0.8 | 15 x 15 | 222(104) | - | - |
RX/TX 4つのデータレーン 1つのクロックレーン |
UG324A | 0.8 | 15 x 15 | - | 222(106) | 222(106) |
|
MG196S |
0.5 |
8 x 8 |
114(53) |
- |
- |
|
PG196S |
1.0 |
15 x 15 |
110(48) |
- |
- |
RX/TX 4つのデータレーン 1つのクロックレーン
|
UG225S |
0.8 |
13 x 13 |
168(80) |
- |
- |
|
LQ100 |
0.5 |
14 x 14 |
80(36) |
- |
- |
|
LQ144 |
0.5 |
20 x 20 |
109(50) |
- |
- |
|
GW5AT製品情報リスト
デバイス | GW5AT-15 | GW5AT-60 | GW5AT-75 | GW5AT-138 |
LUT4 |
15120 |
59904 |
86688 |
138240 |
レジスタ |
15120 |
59904 |
86688 |
138240 |
分散SRAM(Kb) |
118.125 |
468 |
677 |
1080 |
ブロックSRAM(Kb) |
630 |
2124 |
4608 |
6120 |
ブロックSRAM数(個) |
35 |
118 |
256 |
340 |
DSP |
34 |
118 |
213 |
298 |
最大位相同期回路数(PLL)[1] |
2 |
8 |
12 |
12 |
グローバルクロック |
16 |
16 |
16 |
16 |
高速クロック |
8 |
20 |
24 |
24 |
トランシーバー |
4 |
4 |
8 |
8 |
トランシーバーの速度 |
270Mbps-10Gps |
270Mbps-12.5Gbps |
270Mbps-12.5Gbps |
270Mbps-12.5Gbps |
PCIe 2.0ハードコア |
1, x1, x2, x4 PCIe 2.0 |
1, x1, x2, x4 PCIe 2.0 |
1, x1, x2, x4, x8 PCIe 2.0 |
1, x1, x2, x4, x8 PCIe 2.0 |
LVDS Gbps |
1.25 |
1.25 |
1.25 |
1.25 |
DDR3 Mbps |
1333 |
1333 |
1333 |
1333 |
MIPI D-PHYハードコア |
2.5Gbps (RX/TX), 4つのデータレーン, 1つのクロックレーン |
2.5Gbps (RX/TX), 4つのデータレーン, 1つのクロックレーン |
2.5Gbps(RX), 8つのデータレーン, 2つのクロックレーン |
2.5Gbps(RX), 8つのデータレーン, 2つのクロックレーン |
MIPI C-PHYハードコア |
2.5Gsps 3-trioデータレーン |
2.5Gsps 3-trioデータレーン |
- |
- |
ADC |
1 |
2 |
2 |
2 |
GPIO Bank数 |
4 |
11 |
6 |
6 |
最大GPIO数 |
52 |
320 |
312 |
312 |
コア電圧の標準値 |
0.9V/1.0V |
0.9V/1.0V [2] |
0.9V/1/0V |
0.9V/1.0V |
注記:
- [1]サポートされる位相同期回路数はパッケージによって異なります。ここでは最大値を示します。
- [2] LDOを内蔵しているEVバージョンは、1.2VのVCCをサポートします。
パッケージおよび最大ユーザーI/Oの情報(LVDSペア):
パッケージ | タイプ | 説明 | ピッチ (mm) |
サイズ (mm) |
GW5AT-138 (True LVDS Pairs) |
トランシーバー | MIPI D-PHYハードコア |
FPG676A | FCPBGA | Flip Chip | 1.0 | 27 x 27 | 311(150) | 8 |
RX 8つのデータレーン, 2つのクロックレーン |
PG484A | PBGA | Wire Bond | 1.0 | 23 x 23 | 291(143) | 4 |
- |
PG484 |
PBGA |
Wire Bond |
1.0 |
23 x 23 |
271(133) |
4 |
RX 8つのデータレーン, 2つのクロックレーン |
PG676A |
PBGA |
Wire Bond |
1.0 |
27 x 27 |
311(150) |
8 |
RX 8つのデータレーン, 2つのクロックレーン |
GW5AT-75 Package Options and Available User I/O (LVDS Pairs):
Package | Type | Decription | Pitch (mm) |
Size (mm) |
GW5AT-75 (True LVDS Pairs) |
Transceivers | MIPI D-PHY Hardcore | MIPI C-PHY Hardcore |
UG484 |
UBGA |
Wire Bond |
0.8 |
19 x 19 |
311(150) |
8 |
RX 8 data lanes 2 clock lanes |
GW5AT-60 Package Options and Available User I/O (LVDS Pairs):
Package | Type | Decription | Pitch (mm) |
Size (mm) |
GW5AT-60 (True LVDS Pairs) |
Transceivers | MIPI D-PHY Hardcore | MIPI C-PHY Hardcore |
PG484A | PBGA | Wire Bond | 1.0 | 23 x 23 | 297(143) | 4 |
- |
- |
UG225 | UBGA | Wire Bond | 0.8 | 13 x 13 | 113(53) | 4 |
RX/TX 4 data lanes 1 clock lane |
RX/TX 3 data lanes 1 clock lane |
UG225H | UBGA | Wire Bond | 0.8 | 13 x 13 | 113(53) | 4 |
RX/TX 4 data lanes 1 clock lane |
RX/TX 3 data lanes 1 clock lane |
UG324A | UBGA | Wire Bond | 0.8 | 15 x 15 | 162(76) | 4 |
- |
- |
UG324S | UBGA | Wire Bond | 0.8 | 15 x 15 | 198(98) | 4 |
- |
- |
GW5AT-15 Package Options and Available User I/O (LVDS Pairs):
Package | Type | Decription | Pitch (mm) |
Size (mm) |
GW5AT-15 |
Transceivers | MIPI D-PHY Hardcore | MIPI C-PHY Hardcore |
MG132 | MBGA | Wire Bond | 0.5 | 8 x 8 | 53(25) | 4 |
RX/TX 4 data lanes 1 clock lane |
RX/TX 3-trios data |
CS130 | WLCSP | Wire Bond | 0.4 | 4.0 x 5.3 | 53(25) | 4 |
RX/TX 4 data lanes 1 clock lane |
RX/TX 3-trios data
|
注記:
- PBGAパッケージのトランシーバーは、最大8Gbpsのデータレートをサポートします。
- FCPBGAパッケージのトランシーバーは、最大12.5Gbpsのデータレートをサポートします。
GW5AR Series Table
Device | GW5AR-25 |
LUT4 | 23040 |
REG | 23040 |
Shadow SRAM SSRAM (kb) | 180 |
Block SRAM BSRAM (kb) | 1008 |
Number of BSRAM | 56 |
Embedded PSRAM(bits) |
64M |
DSP | 28 |
PLLs | 6 |
Global Clock | 16 |
HCLK | 16 |
Transceivers | 0 |
Transceivers Rate | N/A |
PCle 2.0 | 0 |
LVDS Gbps | 1.25 |
DDR3 Mbps | 1066 |
MIPI D-PHY Hardcore |
2.5Gbps(Rx/Tx) 4 Data Lanes 1 Clock Lane |
ADC | 1 |
Number of GPIO Banks | 8 |
Max I/O | 239 |
Core Voltage Typ. | 0.9V/1.0V |
Package Options and Availible User I/O (LVDS Pairs):
Package | Pitch (mm) |
Size(mm) |
GW5AR-25 |
MIPI D-PHY Harcore |
UG256P | 0.8 | 14 x 14 | 178 (86) |
RX/TX Configurable 4 data lanes 1 clock lane |
Note!
[1] Different packages support different numbers of phase-locked loops, here is the maximum value.
[2] In addition to the GPIO Bank, it also contains a JTAG Bank with 4 I/Os and a Config Bank with 1 I/O.
GW5AS Series Table
Device | GW5AS-25 | GW5AS-138 |
LUT4 | 23040 | 138240 |
REG | 23040 | 138240 |
Shadow SRAM SSRAM (kb) | 180 | 1080 |
Block SRAM BSRAM (kb) | 1008 | 6120 |
Number of BSRAM | 56 | 340 |
Hard-core Processor | Cortex-M4 |
RiscV AE350_SOC |
DSP | 28 | 298 |
PLLs | 6 | 12 |
Global Clock | 16 | 16 |
High-speed Clocks | 16 | 24 |
LVDS Gbps | 1.25 |
1.25 |
DDR3 Mbps | 1066 |
1333 |
MIPI D-PHY Hardcore |
2.5Gbps(RX/TX) 4 Data Lanes 1 Clock Lane |
2.5Gbps(RX) 8 Data Lanes 2 Clock Lane |
ADC |
FPGA:1 Cortex-M4:3 |
2 |
Number of GPIO Banks | 8 | 6 |
Max. GPIOs | 239 | 312 |
Core Voltage Typ. | 1.2V | 0.9V/1.0V |
Package Options and Availible User I/O (LVDS Pairs):
Package | Pitch (mm) |
Size(mm) |
GW5AS-25 | GW5AS-138 | MIPI D-PHY Harcore |
UG256 | 0.8 | 14 x 14 | 144(68) | - |
RX/TX Configurable 4 data lanes 1 clock lanes |
UG324A | 0.8 | 15 x 15 | - | 222(106) |
- |
GW5AST Series Table
Device | GW5AST-138 |
LUT4 | 138240 |
REG | 138240 |
Shadow SRAM SSRAM (kb) | 1080 |
Block SRAM BSRAM (kb) | 6120 |
Number of BSRAM | 340 |
DSP | 298 |
PLLs | 12 |
Global Clock | 16 |
HCLK | 24 |
Transceivers | 8 |
Transceivers Rate |
270Mbps- 12.5Gbps |
PCle 2.0 |
1, x1, x2, x4, x8 PCIe 2.0 |
LVDS Gbps | 1.25 |
DDR3 Mbps | 1333 |
MIPI D-PHY Hardcore |
2.5Gbps(RX) 8 Data Lanes 2 Clock Lanes |
Hard-core Processor |
RiscV AE350_SOC |
ADC | 2 |
Number of GPIO Banks | 6 |
Max. GPIOs | 376 |
Core Voltage Typ. | 0.9V/1.0V |
Package Options and Availible User I/O (LVDS Pairs):
Package | Pitch (mm) |
Size(mm) |
GW5AST-138 |
FPG676A(FC) | 1.0 | 27 x 27 | 312(150) |
PG484A | 1.0 | 23 x 23 | 297(143) |
PG676A | 1.0 | 27 x 27 | 312(150) |
Note!
- The number of PLLs supported by different packages is different, here is the maximum value.
GW5ART-15 Series Table
Device | GW5ART-15 |
LUT4 | 15120 |
REG | 15120 |
Shadow SRAM SSRAM (kb) | 118.125 |
Block SRAM BSRAM (kb) | 630 |
Number of BSRAM | 35 |
PSRAM (units) |
2(CM90P) 1(MG132P) |
Single PSRAM (bits) | 64M |
NOR Flash (bits) | - |
DSP (27-bit x 18-bit) | 28 |
DSP Lite | 12 |
JPEG Encoder & Decoder |
1 |
PLLs | 2 |
Global Clocks | 16 |
High Speed CLocks | 2 |
Transcievers | 4 |
Transciver Rate |
270Mbps-12.5Gbps |
PCIe3.0 Hardcore |
1, x1, x2, x4, PCIe3.0 |
LVDS Gbps | 1.25 |
DDR3 Mbps | 1333 |
MIPI D-PHY Hardcore | 2.5Gbps(=5.75Gbps, RX/TX), 3-trios data lanes |
MIPI C-PHY Hardcore | 2.5Gbps(=5.75Gbps, RX/TX), 3-trios data lanes |
ADC | 1 |
Number of GPIO Banks | 4 |
Max GPIOs | 53 |
Core Voltage | 0.9V |
Package Options and Available User I/O (LVDS Pairs):
Package | Type | Decription | Pitch (mm) |
Size (mm) |
GW5ART-15 |
Transceivers | MIPI D-PHY Hardcore | MIPI C-PHY Hardcore |
CM90P | CM | Wire Bond | 0.5 | 5.3 x 4.9 | 23(11) | 4 |
RX/TX 4 data lanes 1 clock lane |
- |
CM90PF | CM | Wire Bond | 0.5 | 5.3 x 4.9 | 23(11) | 4 |
- |
RX/TX 3-trios data lanes |
CS126P | CS | Wire Bond | 0.4 | 5.3 x 4.9 | 23(11) | 4 |
RX/TX 4 data lanes 1 clock lane |
RX/TX 3-trios data lanes |
MG132P | MBGA | Wire Bond | 0.5 | 8 x 8 | 38(18) | 4 |
RX/TX 4 data lanes 1 clock lane |
RX/TX 3-trios data lanes |
Note!
- Transceivers in the MBGA package can reach speeds up to 10.3125 Gbps, and when the rate exceeds 8 Gbps, only on-board interconnects are supported, not backplane applications.
GW5AT (Automotive) Series Table
Device | GW5AT-138 (Automotive) |
LUT4 | 138240 |
REG | 138240 |
Shadow SRAM SSRAM (kb) | 1080 |
Block SRAM BSRAM (kb) | 6120 |
Number of BSRAM | 340 |
DSP | 298 |
PLLs | 12 |
Global Clock | 16 |
HCLK | 24 |
Transceivers | 8 |
Transceivers Rate |
270Mbps- 12.5Gbps |
PCle 2.0 |
1, x1, x2, x4, x8 PCIe 2.0 |
LVDS Gbps | 1.25 |
DDR3 Mbps | 1333 |
MIPI D-PHY Hardcore |
2.5Gbps(RX) 8 Data Lanes 2 Clock Lanes |
ADC | 2 |
Number of GPIO Banks | 6 |
Max I/O | 312 |
Core Voltage Typ. | 0.9V/1.0V |
Package Options and Availible User I/O (LVDS Pairs):
Package | Type | Decription | Pitch (mm) |
Size (mm) |
GW5AT-138 (True LVDS Pairs) |
Transceivers | MIPI D-PHY Hardcore |
PG484 | PBGA | Wire Bond | 1.0 | 23 x 23 | 271(133) | 4 |
RX 8 data lanes 2 clock lanes |
UG324A | UBGA | Wire Bond | 0.8 | 15 x 15 | 142(68) | 4 |
RX 8 data lanes 2 clock lanes |
PG484F | PBGA | Wire Bond | 1.0 | 23 x 23 | 276(133) | 4 |
RX 8 data lanes 2 clock lanes |
Note!
[1] Different packages support different numbers of phase-locked loops, here is the maximum value.
GW5A (Automotive) Series Table
Device | GW5A-25 (Automotive) |
LUT4 | 23040 |
REG | 23040 |
Shadow SRAM SSRAM (kb) | 180 |
Block SRAM BSRAM (kb) | 1008 |
Number of BSRAM | 56 |
DSP | 28 |
PLLs | 6 |
Global Clock | 16 |
High-speed Clocks | 16 |
LVDS Gbps | 1.25 |
DDR3 Mbps | 1066 |
MIPI D-PHY Hardcore |
2.5Gbps(RX/TX) 4 Data Lanes 1 Clock Lane |
Number of GPIO Banks | 8 |
Max. GPIOs | 239 |
Core Voltage Typ. | 0.9V/1.0V |
Package Options and Availible User I/O (LVDS Pairs):
Package | Pitch (mm) |
Size(mm) |
GW5AS-25 | MIPI D-PHY Harcore |
PG256 | 1.0 | 17 x 17 | 184(88) |
RX/TX Configurable 4 data lanes 1 clock lanes |
UG324F | 0.8 | 15 x 15 | 223(108) |
RX/TX Configurable 4 data lanes 1 clock lanes |