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製品
ARORA ®
Arora®ファミリーは、最高クラスの性能コスト比のFPGAを提供するように設計されています。豊富なロジック、高性能DSPリソース、および高速I / Oを備えたこのファミリーは、集中的な演算タスクでアプリケーションプロセッサの負荷を軽減するためのコプロセッシングに最適化されています。Arora®ファミリーは、業界で最初にpSRAMを内蔵したFPGAでもあり、顧客により多い使用可能なI / Oを提供します。
GW2A ファミリー
GW2Aファミリー
| デバイス | GW2A-18 | GW2A-55 |
| LUT4 | 20,736 | 54,720 |
| レジスタ(FF) | 15,552 | 41,040 |
| S-SRAM(bits) | 41,472 | 109,440 |
| B-SRAM(bits) | 828K | 2,520K |
| B-SRAM(個) | 46 | 140 |
| 乗算器(18 x 18 Multiplier) | 48 | 40 |
| PLLs+DLLs | 4²+4 | 6+4 |
| I/O Bank総数 | 8 | 8 |
| 最大ユーザー I/O | 384 | 608 |
| コア電圧 | 1.0V | 1.0V |
パッケージオプションと最大I / O（*詳細は最新のデータシートを参照してください）
| パッケージ | ピッチ (mm) |
サイズ (mm) |
E-pad サイズ (mm) | GW2A-18 | GW2A-55 |
| QN88 | 0.4 | 10 x 10 | - | 66(22) | - |
| LQ144 | 0.5 | 20 x 20 | - | 119(34) | - |
| EQ144 | 0.5 | 20 x 20 | 9.74 x 9.74 | 119(34) | - |
| MG196 | 0.5 | 8 x 8 | - | 114(39) | - |
| UG324 | 0.8 | 15 X 15 | - | 239(90) | 240(87) |
| UG324D | 0.8 | 15 X 15 | - | - | 240(72) |
| PG256 | 1.0 | 17 x 17 | - | 207(73) | - |
| PG256S | 1.0 | 17 x 17 | - | 192(72) | - |
| PG256C | 1.0 | 17 x 17 | - | 190(64) | - |
| PG256E | 1.0 | 17 x 17 | - | 162(29) | - |
| PG484 | 1.0 | 23 x 23 | - | 319(77) | 319(75) |
| PG1156 | 1.0 | 35 x 35 | - | - | 607(96) |
GW2AR ファミリー
| デバイス | GW2AR-18 |
| LUT4 | 20,736 |
| レジスタ (FF) | 15,552 |
| S-SRAM(bits) | 41,472 |
| B-SRAM(bits) | 828K |
| B-SRAM(個) | 46 |
| pSRAM(bits) | 64M |
| DDR SDRAM (LQ176のみ) | 128M |
| 乗算器(18 x 18 Multiplier) | 48 |
| PLLs+DLLs | 4+4 |
| I/O Bank総数 | 8 |
| 最大ユーザー I/O | 384 |
| コア電圧 | 1.0V |
| パッケージ | デバイス | メモリ | PLL |
| LQ144 | GW2AR-18 | SDR SDRAM | PLLL0/PLLL1/PLLR0/PLLR1 |
| EQ144 | GW2AR-18 |
SDR SDRAM PSRAM |
PLLL0/PLLL1/PLLR0/PLLR1 |
| QN88 | GW2AR-18 |
SDR SDRAM PSRAM |
PLLL1/PLLR1 |
| LQ144 | GW2AR-18 | DDR SDRAM | PLLL1/PLLR0/PLLR1 |
| EQ176 | GW2AR-18 | DDR SDRAM | PLLL1/PLLR0/PLLR1 |
パッケージオプションと最大I / O（*詳細は最新のデータシートを参照してください）
GW2AR-18
| パッケージ | ピッチ (mm) | サイズ (mm) | E-PADサイズ (mm) | GW2AR-18 |
| LQ144 | 0.5 | 20 x 20 | - | 120(35) |
| EQ144 | 0.5 | 20 x 20 | 9.74 x 9.74 | 120(35) |
| QN88 | 0.4 | 10 x 10 | - | 66(22) |
| LQ176 | 0.4 | 20 x 20 | - | 140(45) |
| EQ176 | 0.4 | 20 x 20 | 6 X 6 | 140(45) |
TN656-1.00J_Gowin LVDS 7_1 からLVDS4_1 のブリッジリファレンスデザインユーザーガイド暫定版
TN657-1.00J_Gowin LVDS7_1 LCDドライバコントローラリファレンスデザインユーザーガイド暫定版
低消費電力
- 55nm SRAM テクノロジー
- コア電圧:1.0V
- クロックのダイナミックON/OFFをサポート
- 多様なI/Oレベル標準をサポート
- LVCMOS33/25/18/15/12;LVTTL33,SSTL33/25/18 I, II, SSTL15; HSTL18 I, II, HSTL15 I;PCI, LVDS25, RSDS, LVDS25E, BLVDSE, MLVDSE, LVPECLE, RSDSE
-入力信号ヒステリシスオプション提供
- 4mA, 8mA, 16mA, 24mAなどの駆動能力をサポート
- 出力信号スルーレート・オプション提供
- 出力信号駆動電流オプション提供
-すべてのI/Oに独立したバスホールド(Bus Keeper)、弱いプルアップ/プルダウン抵抗及びオープンドレイン(Open Drain)出力オプション提供
- ホットスワッピングをサポート
- 高性能DSPモジュール
- 高性能なデジタル信号処理能力
- 9 x 9、18 x 18、36 x 36bitの乗算運算と54bit累算器をサポート;
-複数の乗算器カスケードをサポート
- レジスタパイプラインとバイパス機能をサポート
- プレ加算運算がフィルタ機能を実現
-バレルシフタ・レジスタをサポート
- 豊富な基本ロジックユニット
- 4入力LUT(LUT4)
-ダブルエッジトリガ
- シフトレジスタおよび分散式レジスタをサポート - 多様なモードのスタティックRAM
- デュアルポート、シングルポート及びセミ・デュアルポート・モードをサポート
- バイト書き込みイネーブルをサポート - 柔軟なPLL+DLLリソース
-クロックの周波数逓倍、分周及び位相調整を実現
- グローバルクロック・ネットワークリソース
- JTAGコンフィギュレーションモードをサポート
-最高6つのGowinCONFIGコンフィギュレーションモード: AUTOBOOT、SSPI、MSPI、CPU、SERIAL、DUAL BOOT
- データストリームファイルの暗号化とセキュリティビットの設定をサポート
更新中