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GOWIN MIPIソリューション

 

 

1  範囲

 

このドキュメントは、ユーザーが設計に最適なデバイスを選択できるように、GOWINのMIPIソリューションの包括的な概要を提供することを目的としています。詳細な実装を行う際には、ユーザーは他のGOWINユーザーガイドとアプリケーションノートを参照する必要があることに注意してください。

 

2. MIPIの概要

 

モバイルプロセッサ インターフェース (MIPI®)規格は、スマートフォン、タブレット、ラップトップ、ハイブリッドデバイスなどのモバイルデバイスの設計に関する業界仕様を定義します。この規格は、モバイルエコシステム、特にモバイルに影響を受ける産業を含むスマートフォンのための技術仕様を開発するグローバルなビジネスアライアンスでによって開発され、維持されています。GOWINセミコンダクターはMIPI Allianceのメンバーです。

 

長年にわたり、MIPIは携帯電話の代名詞のような存在でした。しかし、高解像度のイメージセンサーがAI、IoT、オートモーティブ、医療機器に導入されることが増えるにつれ、MIPIへの関心は中核市場をはるかに超えて広がっています。標準化された信号プロトコルと特性が不可欠になりつつある一方で、ますます多くのアプリケーション向けに低コストで高性能のイメージセンサーが爆発的に普及し、MIPIインターフェースが多様な新しい市場に進出しています。

 

MIPI規格では、MIPI D-PHY®、C-PHY®、M-PHY®、およびA-PHY®の4つのユニークな物理 (PHY) 層仕様が定義されています。詳細情報と仕様は、MIPI Allianceのホームページからご覧いただけます。

 

MIPI®サービスマークおよびロゴマークはMIPI Alliance, Inc.に帰属しており、Gowinセミコンダクターによるかかるマークの使用はライセンスに基づいています。その他のサービスマークおよび商標名は、それぞれの所有者のものです。

 

3. GOWIN MIPIソリューションの概要

 

GOWINは最初のFPGAデバイスでMIPI D-PHYソリューションを開発しました。それ以来、ほぼすべてのGOWIN FPGAがさまざまな構成と速度のMIPI IPコアを提供してきました。GOWINは、FPGA(Arora V FPGA)でMIPI C-PHY IPコアを提供する業界初のFPGAメーカーです。GOWINは、前記のArora V FPGA用のM-PHYコアとA-PHYコアを間もなく提供する予定です。以下は、GOWIN MIPI PHYの概要です。パフォーマンスの詳細については、次のセクションで説明します。

 

ドキュメントに記載されているスペックの数字は、これまでの最良の情報に基づいたものです。これらは将来のバージョンのリリースで更新される可能性があります。

 

表1 Gowin MIPI D/C PHYのサポート(将来更新される可能性がある)

 

DPHY Rx

DPHY Tx

CPHY Rx

CPHY Tx

備考

 

GW1N(X)シリーズとGW2A(X)シリーズ

GPIOによるソフトコアIP

すべて:最大1.2Gbps

すべて:最大1.2Gbps

N/A

最大1.0Gsps*

C7スピードグレード以上で最大

ハードコアIP

GW1N(X)-LV2:最大1.5Gbps

N/A

N/A

N/A

1コア(4レーン)

 

GW5A(X)シリーズ(138K)

GPIOによるソフトコアIP

最大1.5Gbps

最大1.6Gbps

最大1.1Gsps *

最大1.1Gsps *

-

ハードコアIP

最大2.5Gbps

N/A

N/A

N/A

138K: 2コア(各コア4レーン)(Rx)

 

GW5A(X)シリーズ(60K/25K/15K)

GPIOによるソフトコアIP

最大2.0Gbps

最大2.0Gbps

最大1.2Gsps *

最大1.2Gsps *

-

ハードコアIP

最大2.5Gbps

最大3Gbps

最大2.5Gsps

最大3Gsps

1コア(4レーン)(Rx/Tx)

1コア(3トリオ)(Rx/Tx)

注記:

  • "*"は、配線長を最小限に抑えるために1つのトリオを構成するには、パッケージとPCB内で6本のGPIOを配線する必要があることを示します。
  • GW5A(X)は、最大5Gbpsの、GPIOによるM-PHY IPおよびA-PHY IPを提供します。
  • ここでの数値は、社内または現場でのさらなるテスト結果によって更新される可能性があります。

 

4. ハードコアMIPI PHY IP

 

GOWINは、そのGW1N-LV2デバイスにおいて、初のハードMIPI D-PHY Rxコアを自社開発しました。このIPコアはMIPI D-PHY Spec V2.1に準拠し、最大受信データレートは2Gbpsです。

次世代Arora V FPGAでは、GOWINは2.5GbpsのD-PHY V1.2と2.5Gsps(5.7Gbps)のC-PHY V1.1の両方を様々なデバイス向けに開発しました。詳細は下表の通りです:

表2 Arora Vデバイスの主な特徴

主な特徴

138K

75K

60K

45K

25K

15K

デスキュー機能付きMIPI-DPHY RX/TX

Rx Only

Rx Only

Y

Y

Y

Y

レシーバーイコライゼーション。SoT HS-Sync、ワードアライメントおよびレーンアライメント

Y

Y

Y

Y

Y

Y

PHYは、MIPI以外の一般的なソース同期高速インターフェースとして構成可能

Y

Y

Y

Y

Y

Y

DPHY TX/RXパッドの共有。4データレーン、レーンごとに構成可能

Rx Only

Rx Only

Y

Y

Y

Y

CPHY RX/TXパッドの共有。最大3Gsps、3トリオ

N

N

Y

Y

N

Y

 

 

以下は、25KデバイスMG121Nパッケージのループバックテストのセットアップです。

 

 

以下は、25Kデバイスの3Gbpsでのテスト結果からのアイ・ダイアグラムです。

 

 

C-PHYについては、以下に60K C-PHYコアのシミュレーション結果を示します。テスト結果は、24年第2四半期に予定されているドキュメント更新で公表される予定です。

 

 

もうひとつ興味深いのは、より長距離のアプリケーションです。MIPI規格は、スマートフォンやその他の携帯機器向けに最適化されており、狭いスペースで短い距離が想定されていますGOWINのHard IPを使えば、より長い距離が必要な場合に、イコライゼーション機能によってユーザーを後押しすることができます。次のユーザー ケースが参考になります。

  • GW1N(X)-LV2デバイスの場合、長さ5mのSATA/HDMI/DP線、データレート500Mbps。
  • GW5A(X)デバイスの場合、長さ2mのCAT6線、データレート25Gbps。

カメラとディスプレイが別々の場所にあるアプリケーションの場合、この機能により、ワンチップソリューションが可能になります。

 

 

5. GPIOによるソフトコアMIPI PHY IP

 

FPGAのプログラマブルIOにより、外部受動抵抗ネットワークを利用して多くのインターフェースをエミュレートすることができます。GPIOによるMIPI PHYソリューションの最大の利点はその柔軟性です。このホワイトペーパーの冒頭で述べたように、MIPI規格は従来のスマートフォンという分野を超えています。この柔軟性とFPGAのプログラマビリティの組み合わせは、新しいアプリケーション分野の多様性によく適合しています。以下にいくつかの例を示します。電気自動車(EV)内のマルチディスプレイには6~8個のMIPI Txポートが必要になる場合があります。VRまたはドローンシステムでは、入力として12台のカメラが必要となり、データが1つの出力に集約される場合があります。今日のSoCの中で、このような要件に対応できるものはほとんどありません。以下は、3つのLCD方式を利用した3Dプリンティングシステムのユーザーケースです。

 

 

現在、多くのFPGAがMIPI D-PHYをサポートしていますが、GOWINのFPGA は、特許技術によりMIPI C-PHY、MIPI M-PHY、MIPI A-PHYをサポートできる最初のFPGAです。

 

  1. MIPI D-PHY

 

以下の図は、MIPIシグナリングをエミュレートするための受動抵抗ネットワークの 1つの実装例を示しています。最高のパフォーマンスを達成するには、配線とシグナル・インテグリティを考慮することが非常に重要です。

 

 

Gowinデバイスでは、社内テストと顧客レポートから次の最大データレートが達成されています。

  • C6スピードグレードのGW1N(X)シリーズFPGAの場合、最大データレートは900Mbps ~ 950Mbps
  • C7スピードグレードのGW1N(X)シリーズFPGAの場合、最大データレートは1Gbps ~ 1.2Gbps
  • C8スピードグレードのGW2A(X)シリーズFPGAの場合、最大データレートは1Gbps ~ 1.2Gbps
  • C0スピードグレードのGW5A(X)シリーズFPGAの場合、最大データレートは0 Gbps (社内の、生データのループバックテストで2.5 Gbpsが観測されました)

最大データレートは、GPIOよりも内部クロックの性能に関係しています。GW5AT-138/75デバイスの最大データレートは1.6Gbpsであり、大きなダイのローカルクロックが他のデバイスに比べて相対的に性能が低いためです。

 

     b. MIPI C-PHY

 

GOWINは、革新的なGPIOシステムを通じてGPIOによるMIPI C-PHYソリューションを提供する業界初のFPGAベンダーです。これらのIPは、Arora V FPGAでのみ使用できます。次の図は、GOWINの特許取得済みのGPIOによるソフトMIPI C-PHY IPソリューションを示しています。次の図はそのシステムアーキテクチャを示しています。

 

以下は、GOWINのEasyCDR® IPを利用した、より詳細なRxシステムの実装です。

 

 

25Kデバイスでループバックテストがセットアップされて測定されました。以下はベンチのセットアップです。

 

 

テスト結果は、800Mspsでのループバックが達成されたことを示しています。以下は400Mspsと700Mspsでのアイ・ダイアグラムです。

 

 

これは、テストPCBの配線長の制限によるものです。より高速な速度が達成できると考えられます。近い将来、さらに多くのデータが収集される予定です。

 

    c. MIPI M-PHY

 

従来のアナログSerDesベースのM-PHY設計と比較して、GPIOベースのM-PHY は消費電力、コストが大幅に低く、柔軟性が高くなります。これらのIPは開発中であり、Arora Vデバイスで利用できるようになる予定です。私たちの目標は次のとおりです。

 

HS-G1: 1.25, 1.45 Gb/s

HS-G2: 2.5, 2.9 Gb/s

 

    d. MIPI A-PHY

 

従来のアナログSerDesベースのA-PHY設計と比較して、GPIOベースのA-PHYは消費電力、コストが大幅に低く、柔軟性が高くなります。これらのIPは開発中であり、Arora Vデバイスで利用できるようになる予定です。私たちの目標は次のとおりです。

 

Gear Data rate G1

Uplink

 

6. GOWIN MIPI PHY IP、プロトコル層IP、およびそのリファレンス・デザイン

 

GOWINは、EDAツール上のIP Core Generatorを通じて、多くのPHY IPと、MIPI CSI-2やMIPI DSIなどのプロトコル層のソフトコアIPを提供します。

IP

タイプ

デバイス

リファレンス・デザイン

文書

MIPI_DPHY (Tx/Rx)

ハードコア

GW5A(X)

Gowinの営業担当者およびFAEにお問い合わせください。

http://cdn.gowinsemi.com.cn/UG296J.pdf

MIPI_DPHY_RX

ハードコア

GW1N(X)-2

Gowinの営業担当者およびFAEにお問い合わせください。

http://cdn.gowinsemi.com.cn/IPUG778J.pdf

MIPI_TX_Advance

ソフトコア

文書参照

http://cdn.gowinsemi.com.cn/Gowin_
MIPI_DPHY_Advance_refDesign.zip

https://www.gowinsemi.com/en/support/ip_detail/59/

MIPI_RX_Advance

ソフトコア

文書参照

http://cdn.gowinsemi.com.cn/Gowin_
MIPI_DPHY_Advance_refDesign.zip

https://www.gowinsemi.com/en/support/ip_detail/59/

MIPI_DSI/CSI-2_Receiver

ソフトコア

すべてのデバイス

https://www.gowinsemi.com/upload/
database_doc/2678/document/651543b559cd7.zip

https://www.gowinsemi.com/en/support/ip_detail/143/

MIPI_DSI/CSI-2_Transmitter

ソフトコア

すべてのデバイス

https://www.gowinsemi.com/upload/
database_doc/2676/document/65153e70b71dd.zip

https://www.gowinsemi.com/en/support/ip_detail/144/

MIPI_Byte-to-Pixel_Converter

ソフトコア

すべてのデバイス

https://www.gowinsemi.com/upload/
database_doc/2678/document/651543b559cd7.zip

https://www.gowinsemi.com/en/support/ip_detail/141/

MIPI_Pixel-to-Byte_Converter

ソフトコア

すべてのデバイス

https://www.gowinsemi.com/upload/
database_doc/2676/document/65153e70b71dd.zip

https://www.gowinsemi.com/en/support/ip_detail/142/

 

 

7. 結論

 

GOWINのMIPIソリューションは、ユーザーが設計ニーズに最適なソリューションを選択できるように支援することを目的としています。MIPI規格の進化に伴い、これらのインターフェースはスマートフォンの分野を超え、人工知能、IoT、オートモーティブ、医療機器など幅広いアプリケーションを網羅するようになっています。

MIPI統合の進展に対するGOWINの取り組みは、MIPI D-PHYソリューションの先駆的な開発と、Arora V FPGAでのC-PHY、M-PHY、および今後のA-PHY実装への拡張を通じて実証されています。この包括的なソリューションは、さまざまな性能要件とアプリケーションシナリオに対応します。

この文章では、GOWINが採用した2つの主要なアプローチ、つまりハードコアMIPI PHY IPおよびGPIOによるソフトコアMIPI PHY IPの開発について説明しました。ハードコアIPは標準への準拠と最適化された性能を保証し、ソフトコアIPはFPGAのプログラマビリティを活用して、多様なアプリケーションのニーズに適合する比類のない柔軟性を提供します。

さまざまなFPGAファミリにわたる性能ベンチマークは、拡張性と適応性を強調しており、さまざまな性能要求を満たすためのGOWINの取り組みを実証しています。さらに、GOWINは、EDAツール上のIP Core GeneratorによりMIPI CSI-2やMIPI DSIなどのプロトコル層のソフトコアIPを提供し、製品の広さを強化し、シームレスな統合と設計体験を可能にしています。

最終的に、このホワイトペーパーは、設計者がGOWINの多用途MIPI製品を効果的にナビゲートできるようにする実用的なガイドとなります。MIPIインターフェースのさまざまなアプリケーションへの統合を促進することで、GOWINは業界全体のイノベーションをサポートし推進することを目指しています。

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

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